啟用 FPGA 在環仿真以使用 Simulink 對 Xilinx FPGA 開發板上的 HDL
代碼進行驗證

MathWorks 日前宣布適用于 Xilinx FPGA 開發板且新添了 FPGA 在環 (FIL) 功能的 EDA Simulator Link 3.3 面市。FIL 使工程師們能夠在使用 Simulink 作為系統級測試臺架的同時，以硬件速度驗證其設計。

EDA Simulator Link 支持 HDL 驗證選項全集使用在 MATLAB 和 Simulink 中創建的算法，而 FIL 的引入則進一步補充了這一全集。基于 FPGA 的驗證不僅提供了比 HDL 仿真器高得多的運行時性能，而且增強了算法的實際應用效果。

主要的產品功能包括以下能力：

·        使用適用于 Spartan 和 Virtex 類設備的 FPGA 開發板（包括 Virtex-6 ML605 開發板），驗證 MATLAB 代碼和 Simulink 模型的 HDL 實現。

·        使用 Mentor Graphics ModelSim、Mentor Graphics Questa 和 Cadence Design Systems Incisive Enterprise Simulator 的協同仿真，驗證 MATLAB 代碼和 Simulink 模型的 HDL 實現。

·        生成適用于 SystemC 虛擬原型環境的 TLM 2.0 組件。

圖注：

EDA Simulator Link 為 Xilinx Virtex6 和 Spartan6 FPGA 開發板提供了 FIL 仿真支持。

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