全球電子設計創新領導廠商Cadence設計系統公司今天宣布，TLM (transaction-level modeling) 導向設計與驗證、3D-IC設計實現以及整合DFM等先進Cadence®設計技術與流程，已經融入臺灣積體電路制造股份有限公司 (以下簡稱TSMC) 設計參考流程11.0版中。這些Cadence的技術有助于28納米TLM到GDSII進行復雜的芯片設計、設計實現、驗證與簽收(signoff)。Cadence公司對TSMC設計參考流程的擴增部分，幫助雙方客戶在較短的設計時間內，實現復雜的高效能、低功耗、混合信號芯片，更支持了Cadence公司所提出的 EDA360策略。Cadence對新參考流程的支持標志著該公司在EDA360愿景的關鍵支持方面又邁出了新的一步。

“Cadence與TSMC的合作，幫助雙方客戶轉移到更高階的提取與先進工藝節點，同時降低開發成本，”TSMC設計架構行銷處資深處長莊少特說：“TSMC設計參考流程11.0版添加了Cadence公司的工具與解決方案， 藉由ESL設計與驗證以及3D-IC整合成為主流工藝節點的一環，廣泛地解決重要的設計問題，更提高了設計生產力。”

EDA360愿景需要整個電子生態系統的共同合作，才能夠兌現系統至硅片實現(System to Silicon Realization) 的新產業境界。Cadence對TSMC設計參考流程的貢獻，能夠幫助客戶快速建立、重復利用并整合大型數字、模擬和混合信號IP區塊，以更快速、更節約的成本來達成這些目標。

全面的TLM導向設計與驗證以及3D-IC設計解決方案

TSMC新的設計參考流程充分運用先進的Cadence TLM導向設計與驗證技術和方法學。將設計提取由RTL層級提前至TLM層級、采用Cadence高階合成、進行設計前期功耗trade-off與優化，以及指標導向型功能驗證等方法學，完成TLM 到GDSII設計流程。先進的3D設計功能包括物理設計與設計實現、RC提取、時序分析、信號完整性分析、IR 壓降、電磁與散熱分析等，更包括了物理驗證。

移轉至更高設計階層進行提取的做法，讓客戶獲得相當大的優勢，因為從系統層設計到物理設計的階段，進行IP的建立和重復利用，讓設計與驗證生產力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的迭代，實現更快速的上市時間。3D IC設計能力則是在設計實現階段，就能夠協助設計決策，確保封裝階段的較佳性能與功耗trade-off。由于DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的模塊或芯片級設計，達成量產時間的目標。

針對低功耗、先進工藝與混合信號設計的全新功能

Cadence公司也在此次與TSMC的合作中，為低功耗、先進工藝與混合信號設計提供更多的支持。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支持功率狀態確認與IP 庫查看。在先進工藝領域中，以TSMC公司iLPC進行修復光刻熱點，以及dummy metal/via插入的修補方式，解決熱點的問題，并能將癥結反饋至自動化布局與繞線工具的單獨GDS應用。在系統級封裝 (SiP) 混合信號設計方面，有SiP 晶粒/封裝布局規劃、混合信號IR降與高級SiP靜態時序分析等封裝支持。這些嶄新的設計參考流程元素，從系統級到簽核(signoff)為設計團隊提供更高能見度與可預測性，協助在功耗、性能與設計尺寸的平衡挑戰下進行較佳化，并實現較高設計良品率。

“我們的客戶希望能夠提高生產力，才能夠跟上不斷提高的設計復雜性，并且滿足緊迫的上市時間要求。”Cadence高級副總裁兼首席戰略官黃小立說。“藉由全新的設計參考流程，Cadence與TSMC共同以這項重要的技術創新與方法學，以完整、可預測的流程，幫助系統到芯片 (System to Silicon Realization) 產業新境界的實現。”