全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，今天宣布了業界較全面的用于系統級芯片（SoC）驗證的通用驗證方法學(UVM)開源參考流程。這種獨特的流程可以使工程師通過采取高級驗證技術來降低風險，簡化應用，同時滿足迫切的產品上市時間要求。

為了配合Cadence EDA360中SoC實現能力的策略，UVM參考流程1.0提供了一個真實的SoC設計與符合UVM標準的測試平臺組件，并開放源碼，讓用戶在此基礎上能快速掌握并應用高級驗證技術。用戶可以下載整個驗證環境，然后將UVM驗證組件用于實際設計中。這樣 ，只要運行在兼容UVM的模擬器上，用戶就可以通過互動的方式在此過程中獲得的實際的驗證經驗。所有代碼都是以明碼形式提供，用戶可以進行修改，實現不同的驗證場景，并精確地看到改變的結果。

較近被Accellera標準組織采用的UVM主要是建立在Cadence共同開發的開放驗證方法學（OVM）的框架上。

“Cadence擁有提升功能驗證效率的悠久歷史，”ST Microelectronics驗證經理Olivier Haller說。“這種參考流程能夠讓我們更輕松、快捷地將UVM應用于芯片驗證中。ST計劃使用該UVM參考流程來展示我們自己的高級驗證方法學，并將其用于內部培訓過程中。目前針對IP與SoC級驗證難題，我們都可以從中找到一個非常完整的參考答案。”

SoC實現是EDA360構想中的的主要功能之一， IP與SoC級驗證都是其中至關重要的步驟。UVM參考流程1.0提供了一個現實的范例，解決了工程師面臨的主要難題：如何有能力去應用高級驗證技術，如何達到驗證重用，如何管理SoC中常見的低功耗模式，如何確保模塊級到系統級的驗證可擴展性，如何進一步并提高驗證效率等等。該參考流程基于Incisive驗證錦囊，包含了來自Cadence的設計與驗證IP，并以開放源碼的方式捐獻給 www.UVMworld.org -- 一個支持新UVM標準的網站。

“當今的無線與消費電子芯片設計變得越來越復雜，開發團隊面臨的壓力越來越大，需要采用更高效的驗證方法與技術，”Cadence驗證產品管理部主管Thomas L. Anderson說。“UVM參考流程使EDA360的SoC實現能力這一設想成為可能，創造了一個全面的簡化高級技術的應用的環境。”

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