全球領先的半導體設計、驗證和制造的軟件及知識產權（IP）供應商新思科技有限公司（Nasdaq:SNPS）日前宣布：該公司在其Galaxy™設計實現平臺中推出了較新的創新RTL綜合工具Design Compiler® 2010，它將綜合和物理層實現流程增速了兩倍。為了滿足日益復雜的設計中極具挑戰性的進度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復工作并加速物理實現進程。為了應對這些挑戰，Design Compiler 2010對拓撲技術進行擴展，為Synopsys旗艦布局布線解決方案IC Compiler提供“物理層指引”；將時序和面積的一致性提升至5%的同時，還將IC Complier的布線速度提升了1.5倍。Design Compiler 2010的這一項新功能使RTL工程師們能夠在綜合環境中進行布局檢測，從而可以更快地達到較佳布局效果。此外，Design Complier采用可調至多核處理器的全新可擴展基礎架構，在四核平臺上可產生兩倍提升綜合運行時間。

“縮短設計時間和提升設計性能是確保我們市場競爭力的關鍵。”瑞薩科技公司DFM和數字EDA技術開發部門部經理Hitoshi Sugihara說：“借助拓撲技術在物理層指引中的全新延展，我們看到了Design Compiler設計綜合器和IC Compiler芯片編譯器之間差異在5%以內的一致性，使IC Compiler上實現了高達2倍速的更快布局和更好的設計時序。我們正在采用Design Compiler中這項技術創新，將我們的重復工作降到較低，同時在更短的設計周期內達到我們的設計目標。”

為了減輕今天巨大的上市時間壓力，Design Compiler 2010對拓撲技術進行擴展，進一步優化了與IC Compiler的關聯，將緊密關聯度拉至5%。在綜合過程中應用了額外的物理層優化技術，并且創建了物理層指引并將其傳遞到IC Compiler，從而簡化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設計師們提供了在綜合環境內部進入到IC Compiler進行布局規劃的功能。按下按鈕后，設計師們就能夠進行布局的調整，確保他們盡早識別和修復布局問題和獲得更快速的設計收斂。

“在過去的幾年里，我們使用Design Compiler的拓撲技術來發現和修復綜合過程中的設計問題，使我們可充分預見實施結果。” 瑞昱半導體（Realtek）公司研發中心的常務副總監Shih-Arn Hwang說：“我們看到Design Compiler 2010的綜合結果與物理層結果實現了緊密相關，同時它將IC Compiler的布局速度提升了1.5倍。這種綜合和布局之間的緊密關聯以及更快的運行時間正是我們在65nm及更小工藝技術中，減少重復工作和顯著縮短設計進程所需要的。”

采用一種全新可擴展架構設計的Design Compiler 2010在多核計算服務器上可將運行速度顯著提高。它采用一種優化的分布式原理和多線程并行技術方案，運行在四核計算服務器時可達到平均2倍速的更快運行時間，同時實現綜合結果的零誤差。

“我們一直致力于提升Design Compiler，以幫助設計師們縮短設計周期和提高生產效率。”Synopsys設計實現產品集團高級副總裁兼總經理Antun Domic說：“自從拓撲技術推出以來，邏輯綜合對于包含物理層實現在內的設計收斂加快的影響顯著增長。Design Compiler 2010繼續延續著這種趨勢，將重復工作明顯減少并降低了物理層實現的運行時間。我們已經實現了這個目標，并大大更新了我們的軟件架構以充分利用較新的處理器架構。”