臺(tái)灣臺(tái)積電（TSMC）2010年2月24日在橫濱舉行了技術(shù)論壇“TSMC 2010 Executive Forum on Leading Edge Technology”。臺(tái)積電負(fù)責(zé)研發(fā)的高級(jí)副總裁蔣尚義就技術(shù)開發(fā)狀況等發(fā)表了演講。蔣尚義分別介紹了在45/40nm、32/28nm及22 /20nm各工藝中新導(dǎo)入的工藝，并公開了各工藝的進(jìn)展情況。

45/40nm工藝中導(dǎo)入的新技術(shù)為ArF液浸曝光技術(shù)、第三代應(yīng)變硅技術(shù)及相對(duì)介電常數(shù)減至2.5的低介電率（low-k）層間絕緣膜技術(shù)。較初為確立工藝碰到了許多問題，不過目前已解決相關(guān)問題，工藝迅速獲得了確立。缺陷密度在09年第3～4季度削減到了0.1～0.3/平方英寸。送廠生產(chǎn)數(shù)量也在快速增加，其中一半確立了量產(chǎn)體制。

32/28nm工藝中導(dǎo)入的新技術(shù)主要為新型柵極技術(shù)。低耗電版（28LP）使用SiON柵極絕緣膜，高性能版（28HP）和中高性能低漏電版（28HPL）結(jié)合使用高介電率柵極絕緣膜及金屬柵極絕緣膜（high-k/金屬柵極）。作為high-k/金屬柵極的形成工藝，由較初研究的先行柵極方式改成了后柵極方式。此外，還導(dǎo)入了第四代應(yīng)變硅技術(shù)及低電阻銅布線技術(shù)。銅布線之所以能夠降低電阻是因?yàn)樘岣吡算~及勢(shì)壘金屬的表面平坦性等，以及抑制了布線表面流通的電流中的電子散亂分布。關(guān)于28nm工藝開發(fā)的進(jìn)展情況，該公司表示，28LP的64Mbit SRAM的成品率為65％，28HP為27％，28HPL為15％。預(yù)計(jì)從2010年6月底到2010年年底開始風(fēng)險(xiǎn)生產(chǎn)。

關(guān)于22/20nm工藝，該公司此前考慮了2種晶體管結(jié)構(gòu)，分別為原來的平板型結(jié)構(gòu)和翅片結(jié)構(gòu)。在曝光技術(shù)方面，較初可導(dǎo)入二次圖形技術(shù)（DPT）的 ArF液浸曝光技術(shù)、EUV（extreme ultraviolet）曝光技術(shù)及電子束（EB）直描技術(shù)三者中的任意一種，隨后該公司提出了導(dǎo)入EUV曝光技術(shù)的方案。除此之外，該公司還預(yù)定導(dǎo)入第 2代high-k/金屬柵極技術(shù)及相對(duì)介電常數(shù)不足2.5的low-k膜技術(shù)。另外，還提到了無鉛焊接技術(shù)、三維芯片層疊技術(shù)及TSV（硅通孔）技術(shù)等。將于2012年以后開始風(fēng)險(xiǎn)生產(chǎn)。

關(guān)于不同工藝的銷售額，臺(tái)積電表示，09年第四季度0.13μm以下工藝的銷售額占整體的70％，40nm以下工藝的銷售額占整體的9％。據(jù)稱，到 2010年年底，40nm以下工藝的銷售額比例將增至20％。另外，關(guān)于不同工藝的晶圓處理能力，除了40nm工藝是2010年新確立工藝之外，65nm 工藝及0.18μm工藝的處理能力將有所提高。65nm工藝晶圓處理能力之所以會(huì)提高，是因?yàn)樵摴に嚧_立之后，用戶需求實(shí)現(xiàn)了穩(wěn)步增長(zhǎng)。據(jù)介紹，0.18μm工藝是采用鋁布線的較微細(xì)工藝，高電壓模擬等方面的需求較大。