全球電子設計創新領先企業Cadence設計系統公司（NASDAQ: CDNS）今天推出首個TLM驅動式協同設計與驗證解決方案和方法學，使SoC設計師們可以盡享事務級建模（TLM）的好處。這一Cadence®解決方案包含集成了新式存儲器編譯器并支持C/C++的C-to-Silicon Compiler、具有較新TLM/RTL指標驅動式驗證和可視化源碼級調試功能的Incisive® Enterprise Simulator、Calypto®時序邏輯等效性檢查、第一版TLM驅動式設計與驗證方法學以及客戶適用服務。 新解決方案可實現對基于TLM的SoC IP進行設計、綜合與驗證，從而加快設計創建，提升功能驗證效率，并提供更多機會來重復利用相關的設計和驗證IP。
“我們已使用了多年的高階綜合與TLM驗證，此類驗證方法學已被證明是非常具有挑戰性的。”富士通微電子股份有限公司圖形技術中心硬件開發經理Raimund Soenning表示。 “Cadence這一方法學可從容應對我們遇到的挑戰，它從TLM到RTL使用了指標驅動式驗證，并將二者混合。 使用這個全面的Cadence方法學，我們發現了大量重復利用設計和驗證IP的機會。”
這個新型TLM驅動式設計和驗證方法學包含了面向虛擬平臺和高階綜合的SystemC建模準則，并定義了對TLM、TLM/RTL和RTL進行基于OVM的多語言功能驗證的過程。 該方法學將通過手冊、自助式教程和上機實驗課程的形式提供。 新解決方案包含以下能力：從C/C++遷移從而實現傳統設計源碼到SystemC TLM的自動轉換；整合了流行存儲器編譯器的高階綜合技術，并針對各種架構進行了優化；以及對SystemC和已綜合的RTL代碼進行并行式分析與追蹤。
“事務級設計和驗證已經成為現實，”Brian Bailey咨詢公司的Brian Bailey表示。 “各個單獨功能已經開發出來了，而Cadence邁出了使它們在一個統一方法學中協同工作的第一步。”
新型TLM驅動式方法學提高了工作效率、設計質量和項目時間表的可預測性。 與先前技術不同，這一新型綜合性解決方案使用戶能夠將基于TLM的設計和驗證IP作為黃金源碼加以重復利用。
“Cadence具有得天獨厚的優勢對TLM/RTL設計和驗證環境進行整合，以便排除用戶使用的關鍵障礙。” Cadence設計系統公司系統軟件部副總裁兼總經理Michael McNamara表示， “著眼于客戶的完整需求，我們正在履行提升系統級設計效率的全面承諾。”