全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence公司今天宣布，Cadence® Encounter®數(shù)字實(shí)現(xiàn)系統(tǒng)(Encounter Digital Implementation System)解決方案，包括設(shè)計(jì)收斂、低功耗、可制造性設(shè)計(jì)、混合信號(hào)與簽收技術(shù)，以及系統(tǒng)級(jí)封裝設(shè)計(jì)技術(shù)，已經(jīng)融入臺(tái)灣積體電路制造股份有限公司(以下簡(jiǎn)稱臺(tái)積電) 設(shè)計(jì)參考流程10.0版中。Cadence公司的RTL-to-GDSII設(shè)計(jì)功能讓設(shè)計(jì)人員能夠針對(duì)晶圓廠較先進(jìn)工藝節(jié)點(diǎn)，產(chǎn)出高良率、具備功耗效益的設(shè)計(jì)。

 “針對(duì)新工藝節(jié)點(diǎn)的設(shè)計(jì)，設(shè)計(jì)參考流程10.0版扮演關(guān)鍵角色。”臺(tái)積電設(shè)計(jì)建構(gòu)行銷處資深處長(zhǎng)莊少特表示：“在我們將推進(jìn)到28納米工藝節(jié)點(diǎn)設(shè)計(jì)的時(shí)刻,透過與Cadence公司之間的密切合作能確保所需EDA工具能及早完備。”

“迎接當(dāng)今嚴(yán)苛設(shè)計(jì)挑戰(zhàn)所提出的較佳解決方案，以及開發(fā)領(lǐng)先未來所需的解決方案，需要不斷的創(chuàng)新，并保持與客戶以及伙伴之間的密切合作。”Cadence公司數(shù)字設(shè)計(jì)實(shí)現(xiàn)研發(fā)副總裁徐季平博士表示：“與臺(tái)積電并肩合作，幫助確保我們?cè)诘凸�耗、混合信�?hào)、集成的可制造性設(shè)計(jì)、先進(jìn)工藝節(jié)點(diǎn)以及簽收 技術(shù)方面的領(lǐng)先地位，也使Cadence公司能夠從RTL到較終晶片量產(chǎn)的過程中，提供完善而且可預(yù)測(cè)的解決方案。”

可制造性設(shè)計(jì)、數(shù)字實(shí)現(xiàn)與分析

設(shè)計(jì)參考流程10.0版關(guān)鍵貢獻(xiàn)之一，就是業(yè)界首創(chuàng)的library cell與SoC設(shè)計(jì)context-aware的電氣分析。運(yùn)用屢獲嘉獎(jiǎng)的Cadence Litho Electrical Analyzer (LEA)，讓設(shè)計(jì)人員能夠在考量電性的影響下調(diào)整元件資料庫(library cells)，進(jìn)而精準(zhǔn)地針對(duì)電壓應(yīng)力影響(electrical stress effects) 建立模型，提高設(shè)計(jì)品質(zhì)。此外，階層式Litho Physical Analyzer (LPA)可以針對(duì)納米設(shè)計(jì)的物理制造可能性，產(chǎn)生快速分析。這兩項(xiàng)獨(dú)家可制造性設(shè)計(jì)功能整合到Encounter 數(shù)字實(shí)現(xiàn)系統(tǒng)(Digital Implementation System)中，并在早期設(shè)計(jì)階段就能夠識(shí)別、分析與修補(bǔ)制造過程中可能產(chǎn)生的問題。

針對(duì)臺(tái)積電參考設(shè)計(jì)流程 10.0版，Cadence公司推出的其他減少變異的技術(shù)包括統(tǒng)計(jì)性靜態(tài)時(shí)序分析(SSTA)、布局較佳化、先進(jìn)時(shí)鐘樹（Clock Tree）分析以及晶片變異分析。由于Cadence公司針對(duì)多核運(yùn)算平臺(tái)提供一貫化的支援，加快技術(shù)臻于成熟的速度。

為了大幅提高設(shè)計(jì)人員生產(chǎn)力并縮短上市時(shí)間，Cadence公司以Cadence NanoRoute® Router基礎(chǔ)，提供眾多其他可制造性設(shè)計(jì)技術(shù)，包括電路圖實(shí)體缺陷分析(physical defect analysis)、虛擬CMP熱點(diǎn)分析、顯影工藝檢查、先進(jìn)制程建模，以及substrate雜訊分析。這些功能全都完善地整合到Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)中，實(shí)現(xiàn)較佳化與簽收之間的較密切關(guān)聯(lián)。

先進(jìn)的低功耗設(shè)計(jì)

Cadence公司在兩年多前就推出了自己的低功耗設(shè)計(jì)解決方案(Low-Power Design Solution)，并直接將自家的各項(xiàng)功能融入到臺(tái)積電設(shè)計(jì)參考流程8.0版 中。此后，Cadence公司更進(jìn)一步更新低功耗解決方案納入全新功能，包括階層化、支援Si2 Common Power Format (CPF)的支援脈波拴鎖電路（pulsed latch），以及dual-flop解決方案。Cadence公司低功耗解決方案也完善整合到Encounter 數(shù)字實(shí)現(xiàn)系統(tǒng)中，為低功耗設(shè)計(jì)工作提供更具成本競(jìng)爭(zhēng)效益，以及方便好用的設(shè)計(jì)環(huán)境。

臺(tái)積電參考設(shè)計(jì)流程 10.0版中Cadence公司所提供的技術(shù):

·          Encounter Digital Implementation System (EDI System)

·          Cadence Low-Power Solution

·          Encounter RTL Compiler

·          Encounter Test

·          Encounter Conformal® (Low Power, Constraint Designer, LEC)

·          First Encounter Silicon Virtual Prototyping

·          NanoRoute Router

·          Encounter Timing System (with CeltIC® NDC)

·          Encounter Power System

·          QRC Extraction

·          Encounter Library Characterizer

·          Litho Physical Analyzer

·          Litho Electrical Analyzer

·          Cadence CMP Predictor

·          Virtuoso® Digital Implementation

·          SoC EncounterTM System

·          VoltageStorm® Power Verification