摘要：DC-DC芯片設(shè)計(jì)中有許多內(nèi)部參數(shù)需要檢測(cè)和控制，有限的引腳數(shù)目使得直接測(cè)試內(nèi)部參數(shù)比較困難。文中提出一種通用性很強(qiáng)的內(nèi)建可測(cè)性設(shè)計(jì)方法，在芯片內(nèi)部設(shè)計(jì)時(shí)只需要增加規(guī)模較小的測(cè)試電路，就可以在芯片外引腳上測(cè)量芯片內(nèi)部眾多的參數(shù)。

關(guān)鍵詞：電源管理；DC-DC；可測(cè)性設(shè)計(jì)；內(nèi)建測(cè)試電路

引言

在便攜式電子和消費(fèi)電子產(chǎn)品中，對(duì)基于電池供電的電源管理的指標(biāo)要求越來(lái)越高，其中高效率和低成本是較主要的兩項(xiàng)指標(biāo)。開(kāi)關(guān)型集成DC-DC轉(zhuǎn)換器由于具有很高的效率使其在很多場(chǎng)合成為首選的電源管理方案。然而，DC-DC的設(shè)計(jì)變得日益復(fù)雜，為了滿足不同的應(yīng)用需要，要求可以在PWM和PFM之間選擇工作方式，可以在工作狀態(tài)和休眠狀態(tài)之間自動(dòng)切換；為了提高可靠性，要求具有過(guò)電壓、過(guò)電流和過(guò)溫等各種保護(hù)功能；為了實(shí)現(xiàn)低噪聲，有些需將LDO線性穩(wěn)壓器集成在內(nèi)部，有些需增加抗振蕩(anti-ring)電路；為了實(shí)現(xiàn)更高的精度和輸出電壓的編程，還會(huì)將小規(guī)模的EPROM集成在內(nèi)部。另外，DC-DC的電路規(guī)模也越來(lái)越大，經(jīng)常需要設(shè)計(jì)多個(gè)內(nèi)部電壓基準(zhǔn)、電流基準(zhǔn)和低失調(diào)比較器等，而內(nèi)部的數(shù)字邏輯電路和大功率器件又會(huì)給其他電路造成各種影響，所有這些都對(duì)DC-DC的設(shè)計(jì)帶來(lái)嚴(yán)峻的挑戰(zhàn)。

為了簡(jiǎn)化DC-DC的設(shè)計(jì)過(guò)程，滿足日益變化的新需求，進(jìn)行合理的可測(cè)性設(shè)計(jì)就顯得越來(lái)越重要。一方面，由于電路復(fù)雜度的提高，一次投片成功的可能性越來(lái)越小，往往存在一個(gè)故障分析和調(diào)試過(guò)程，而這個(gè)過(guò)程所占的時(shí)間越來(lái)越長(zhǎng)，已成為限制設(shè)計(jì)進(jìn)程的一個(gè)重要因素。如果可以將電路內(nèi)部的關(guān)鍵指標(biāo)進(jìn)行方便的測(cè)量，就可以提供更多的信息幫助分析判斷電路故障，調(diào)試就會(huì)比較容易；另一方面，由于工藝存在的離散性，電路量產(chǎn)時(shí)，需要根據(jù)電路內(nèi)部的關(guān)鍵參數(shù)確定具體的修正(trimming)方案，以保證足夠高的成品率，這也要求對(duì)內(nèi)部參數(shù)進(jìn)行方便的測(cè)量。

對(duì)于典型的單節(jié)鋰/鋰離子電池供電的BUCK型DC-DC(見(jiàn)圖1)來(lái)說(shuō)，通常只有電源(VCC)、地(GND)、開(kāi)關(guān)輸出(SW)、反饋(VFB)、使能控制(EN)和模式控制(MODE)六個(gè)引腳。為了減小體積通常采用SOT-23-6封裝，沒(méi)有多余的引腳可以專門(mén)用來(lái)測(cè)量?jī)?nèi)部參數(shù)，這給可測(cè)性設(shè)計(jì)帶來(lái)了困難。針對(duì)這種情況，本文中提出了一種引腳復(fù)用技術(shù)，可以實(shí)現(xiàn)芯片內(nèi)部參數(shù)的測(cè)量。

基本原理

引腳復(fù)用技術(shù)多用在數(shù)字電路中，一般是指電 路在不同狀態(tài)或不同時(shí)刻時(shí)，使芯片引腳代表不同意義的信息，比如分別代表地址信息和數(shù)據(jù)信息，來(lái)實(shí)現(xiàn)引腳復(fù)用，達(dá)到減少引腳或擴(kuò)展功能的目的。對(duì)于典型的DC-DC來(lái)說(shuō)，電源、地、輸出、反饋四個(gè)引腳的信號(hào)均為模擬信號(hào)，正常工作中它們出現(xiàn)任何電平都是有意義的，沒(méi)有多余狀態(tài)可以利用，而使能控制(EN)和模式控制(MODE)兩個(gè)引腳為高低電平控制信號(hào)，可以將這些引腳電平分為多個(gè)電平檔段從而使每個(gè)引腳電平可以表達(dá)多于兩個(gè)信息的信息量。本文中對(duì)使能控制引腳采用這種方法控制芯片進(jìn)入測(cè)試狀態(tài)，實(shí)現(xiàn)對(duì)芯片內(nèi)部各個(gè)參數(shù)的測(cè)量。

圖1中，MODE控制芯片工作在PWM模式還是PFM模式，EN引腳作為電路的使能控制，當(dāng)V_EN>115V時(shí)，電路處于工作狀態(tài)，當(dāng)V_EN<1.5V時(shí)，電路處于關(guān)斷狀態(tài)。一般情況下，使能控制的內(nèi)部電路如圖2上半部分所示，其中二極管D1，D2和電阻R₁是ESD保護(hù)部分，防止器件在儲(chǔ)運(yùn)和焊接過(guò)程中的高壓靜電損壞芯片。MP為一溝道長(zhǎng)度遠(yuǎn)大于溝道寬度(LmW)的PMOS，作為MN的負(fù)載，起到一個(gè)大電阻的作用。INV1和INV2為兩個(gè)反相器，緩沖驅(qū)動(dòng)正反相的使能信號(hào)ENABLE和SHUT去控制其他電路�？梢钥闯觯�電路工作時(shí)，V_EN必須小于V_CC+V_D1，否則D1會(huì)導(dǎo)通，大電流會(huì)通過(guò)D1由EN流向V_CC，時(shí)間長(zhǎng)了會(huì)導(dǎo)致芯片損壞。在實(shí)際應(yīng)用中，要求V_EN的較高電平不能超過(guò)V_CC+0.3V，通常EN的高電平直接采用V_CC電平。本文中提出的方法，就是利用V_EN在VCC到V_CC+V_D1之間的電壓范圍實(shí)現(xiàn)額外的功能，當(dāng)芯片內(nèi)部電路檢測(cè)到V_EN>V_CC+0.3V時(shí)控制芯片進(jìn)入測(cè)試狀態(tài)，而正常工作時(shí)由于V_ENCC+0.3V而不受任何影響。

圖1　BUCK型DC-DC典型應(yīng)用電路

圖2　使能控制和測(cè)試狀態(tài)檢測(cè)電路

電路實(shí)現(xiàn)

為了完成芯片內(nèi)部參數(shù)的測(cè)試，需要在芯片內(nèi)部添加一定的測(cè)試電路，它需要完成的功能有：進(jìn)入和退出測(cè)試狀態(tài)的控制；測(cè)試序列的生成；測(cè)試結(jié)果的輸出以及合適的外圍控制電路等，下面分別介紹各種功能實(shí)現(xiàn)。

測(cè)試狀態(tài)的檢測(cè)
電路測(cè)試時(shí)，首先要退出正常工作狀態(tài)而進(jìn)入測(cè)試狀態(tài)，圖2下半部分的電路為進(jìn)入測(cè)試狀態(tài)的檢測(cè)電路，M3和M4為2∶1的電流源，當(dāng)它們工作在飽和區(qū)時(shí)，電流分別為I₃=2I，I₄=I(式中I_n指Mn的電流，以下類同)，I由偏置信號(hào)BIAS1決定，M1和M2共柵，其柵極電壓V_G為：

如果M2工作在飽和區(qū)，則其電流為：

(1)式代入(2)式，考慮到(W/L)₂=2(W/L)₁可得：

當(dāng)V_EN≤V_CC時(shí)，

I _2,sat>4I=4I₄ (4)

所以M2不會(huì)工作在飽和區(qū)，而是進(jìn)入深線性區(qū)，A點(diǎn)被抬升為高電平，即

V_A≈V_CC (5)

M5截止，I₅=0,M7截止，輸出TCK為低電平。當(dāng)V_EN>V_CC且逐漸升高時(shí)，V_G電平逐漸升高，M2逐漸由線性區(qū)進(jìn)入飽和區(qū)，M1～M5構(gòu)成了一個(gè)負(fù)反饋電路，在平衡狀態(tài)時(shí)，M2和M4均處于飽和區(qū) 且電流相等，由此可以得到M5中的電流為：

當(dāng)，即當(dāng)V_EN滿足(7)式時(shí)，TCK輸出高電平，控制進(jìn)入測(cè)試狀態(tài)。

設(shè)計(jì)中V_EN的選取既要保證V_ENCC+V_D1，防止ESD二極管D1(見(jiàn)圖2)導(dǎo)通，又要保證一定的噪聲容限，防止EN接V_CC正常工作時(shí)噪聲引起兩者的差別使電路進(jìn)入測(cè)試狀態(tài)，一般可選取(V_EN-V_CC)等于0.3～0.4V，由(7)式可知，可以通過(guò)調(diào)整R₂達(dá)到設(shè)計(jì)要求。

測(cè)試序列的產(chǎn)生
由于需要測(cè)試的參數(shù)往往比較多，所以整個(gè)測(cè)試過(guò)程需要分為若干個(gè)測(cè)試階段進(jìn)行，可以應(yīng)用計(jì)數(shù)器和譯碼器產(chǎn)生測(cè)試序列，以便在不同的階段測(cè)試不同的參數(shù)。圖3為一個(gè)簡(jiǎn)單的測(cè)試序列產(chǎn)生電路，運(yùn)用兩個(gè)T觸發(fā)器組成的4進(jìn)制計(jì)數(shù)器和4個(gè)與非門(mén)產(chǎn)生共4個(gè)測(cè)試階段T1～T4。當(dāng)TCK為低電平時(shí)，電路處于正常工作狀態(tài)或關(guān)斷狀態(tài)(由SHUT決定)，當(dāng)TCK第一次為高電平時(shí)，T1為高電平，進(jìn)入第一個(gè)測(cè)試階段，通過(guò)一定的控制電路測(cè)試一部分?jǐn)?shù)據(jù)；當(dāng)TCK第二次為高電平時(shí)，T2為高電平，進(jìn)入第二個(gè)測(cè)試階段，測(cè)試另外一些數(shù)據(jù)，依次類推，可以根據(jù)測(cè)試參數(shù)的需要增加或減少測(cè)試階段。圖3中SHUT為計(jì)數(shù)器清零控制信號(hào)，可以使計(jì)數(shù)器回到起始狀態(tài)。測(cè)試的控制電路在下一小節(jié)中介紹。

圖3　測(cè)試序列內(nèi)建產(chǎn)生電路及其時(shí)序圖

內(nèi)部信號(hào)的輸出
DC-DC中需要測(cè)量的電參數(shù)主要有模擬電壓信號(hào)、數(shù)字電壓信號(hào)、電流信號(hào)和其他特殊參數(shù)，它們需要輸出到外引腳上才可以進(jìn)行測(cè)量，輸出的方法分別如下。

(1)模擬電壓信號(hào)的輸出
DC-DC有些關(guān)鍵的電壓信號(hào)需要測(cè)量，比如基準(zhǔn)電壓、過(guò)壓關(guān)斷的門(mén)限電壓、欠壓關(guān)斷的門(mén)限電壓等，這些電壓節(jié)點(diǎn)的驅(qū)動(dòng)能力往往比較小，直接測(cè)量可能造成較大的誤差或內(nèi)部穩(wěn)定性問(wèn)題。為此，可以考慮采用一個(gè)運(yùn)算放大器對(duì)需要測(cè)量的電壓節(jié)點(diǎn)進(jìn)行電壓跟隨輸出，然后進(jìn)行測(cè)量。DC-DC中的誤差放大器EA(見(jiàn)圖4)是一個(gè)增益很大、反相輸入端接外引腳VFB的運(yùn)算放大器，可以用來(lái)作為電壓跟隨器。實(shí)際上可以通過(guò)一個(gè)切換電路K2將需要測(cè)試的電壓信號(hào)接到EA的同相輸入端，而用一個(gè)開(kāi)關(guān)K1將EA的反相輸入端和輸出端相連，就構(gòu)成了電壓跟隨器，需要測(cè)試的信號(hào)就可以從VFB輸出。在下面的實(shí)例中，基準(zhǔn)電壓就是通過(guò)這種方式測(cè)量的。

圖4　具有內(nèi)建測(cè)試電路的DC-DC框圖

(2)數(shù)字電壓信號(hào)的輸出
對(duì)振蕩器的輸出等數(shù)字信號(hào)進(jìn)行測(cè)量時(shí)，同樣存在驅(qū)動(dòng)能力不足的問(wèn)題，采用一個(gè)由小到大的多級(jí)非門(mén)可以組成比較理想的緩沖電路�？梢酝ㄟ^(guò)類似的切換電路(見(jiàn)圖4中K3)將需要測(cè)試的信號(hào)接到緩沖電路的輸入端，再通過(guò)K4從SW輸出，這時(shí)需要將DC-DC的主開(kāi)關(guān)管和整流開(kāi)關(guān)管關(guān)斷。對(duì)于有些占空比過(guò)小或過(guò)大的數(shù)字信號(hào)，測(cè)頻率時(shí)可以通過(guò)T觸發(fā)器進(jìn)行二分頻得到50%占空比的方波信號(hào)輸出，以方便測(cè)量。圖4給出了BUCK同步整流DC-DC的典型框圖，示意性的給出了模擬電壓信號(hào)和數(shù)字電壓信號(hào)的輸出方法。

(3)電流信號(hào)的輸出
芯片內(nèi)部的電流信號(hào)經(jīng)常是μA級(jí)的，測(cè)量時(shí)可以通過(guò)一個(gè)1∶10的電流鏡將需要測(cè)量的電流信號(hào)放大，再?gòu)腟W輸出進(jìn)行測(cè)量。通過(guò)切換電路可以決定需要測(cè)量的電流。

(4)其他參數(shù)的測(cè)量
DC-DC中，還經(jīng)常測(cè)量其他一些參數(shù)或需要驗(yàn)證一些功能狀態(tài)是否正常。比如需要測(cè)量開(kāi)關(guān)管的導(dǎo)通電阻，需要測(cè)量過(guò)電壓、過(guò)電流等的門(mén)限，這時(shí)需要從一個(gè)引腳接入一個(gè)激勵(lì)信號(hào)，然后從本引腳或其他引腳測(cè)試輸出信號(hào)。

開(kāi)關(guān)導(dǎo)通電阻是影響DC-DC效率的一個(gè)重要因素，設(shè)計(jì)中需要對(duì)其進(jìn)行檢測(cè)。圖4中，主開(kāi)關(guān)導(dǎo)通電阻等于主通路MP和采樣通路RS，MS相并聯(lián)的電阻，測(cè)試主開(kāi)關(guān)導(dǎo)通電阻時(shí)(見(jiàn)圖5(a))，可以控制主開(kāi)關(guān)管MP和采樣開(kāi)關(guān)管MS處于導(dǎo)通狀態(tài)，同步整流開(kāi)關(guān)管MN處于關(guān)斷狀態(tài)，在SW和GND之間接一個(gè)合適的電阻和電流表，根據(jù)VCC與SW之間的電壓差和電阻的電流值就可以得到MP的導(dǎo)通電阻。測(cè)量同步整流開(kāi)關(guān)管MN電阻時(shí)(見(jiàn)圖5(b))，控制MP和MS關(guān)斷，MN導(dǎo)通，由于整流管MN正常導(dǎo)通時(shí)，電流方向從GND到SW，所以需要像圖5(b)那樣加電源和電阻，同樣可以通過(guò)電壓表和電流表的讀數(shù)得到MN的導(dǎo)通電阻。DC-DC中有多個(gè)比較器，比如過(guò)壓比較器、過(guò)流比較器等，這些比較器的翻轉(zhuǎn)門(mén)限需要設(shè)置合適測(cè)量時(shí)，通過(guò)切換電路控制比較器的輸入接VFB，比較結(jié)果從SW輸出。這樣可以從VFB接入可調(diào)節(jié)的信號(hào)，觀察SW的電平變化測(cè)得比較器門(mén)限。另外，運(yùn)算放大器的測(cè)試也很重要，可以參閱文獻(xiàn)。

圖5　導(dǎo)通電阻的測(cè)量　(a)主開(kāi)關(guān)管；(b)同步整流開(kāi)關(guān)管

外圍控制電路
在測(cè)試過(guò)程中，需要給EN引腳加一個(gè)高電平為V_CC+0.3V，低電平介于1.5V和V_CC+0.3V之間的可切換的信號(hào)。為了準(zhǔn)確控制時(shí)序，要求該控制信號(hào)在跳變過(guò)程中不能抖動(dòng)，而且要求在VCC調(diào)整時(shí)，EN和V_CC的電壓差不發(fā)生變化，以便保持狀態(tài)。圖6是實(shí)現(xiàn)這種目的的一個(gè)簡(jiǎn)單電路，圖6中V₁為主電源，芯片由V_CC供電，V₂為一個(gè)固定的0.3V的電源，D1為一個(gè)二極管。由U1和U2組成的RS觸發(fā)器的電源由V₂的正端提供。當(dāng)按下AN1時(shí)，由于R₃電流和壓降很小，EN電平近似為V_CC-V_D1，芯片處于正常工作狀態(tài)，當(dāng)按下AN2時(shí)，由于R₄≥R₃≥R _ON(M1) ，(R _ON(M1) )為M1的導(dǎo)通電阻)，EN電平近似為V_CC+0.3V，芯片處于測(cè)試狀態(tài)，由于RS觸發(fā)器的鎖定作用，電平在跳變時(shí)不會(huì)抖動(dòng)。當(dāng)按下AN3時(shí)，EN電平為0，芯片關(guān)斷，計(jì)數(shù)器清零。R₃在AN3按下時(shí)起到限流作用，R₄的作用是防止U1輸出高電平(V_CC+0.3V)時(shí)M1的泄漏電流抬高EN電平。

圖6　外圍測(cè)試控制電路

試驗(yàn)結(jié)果
在一款BUCK型DC-DC的設(shè)計(jì)中，采用了以上的可測(cè)性設(shè)計(jì)方法，內(nèi)部的測(cè)試電路成功地實(shí)現(xiàn)了片內(nèi)電壓基準(zhǔn)、振蕩頻率、電流門(mén)限、過(guò)壓關(guān)斷門(mén)限、導(dǎo)通電阻等重要指標(biāo)的測(cè)量，極大地方便了設(shè)計(jì)過(guò)程中的故障推斷。而且這種測(cè)量可以在硅圓片上直接進(jìn)行，不需要搭建應(yīng)用電路，可以根據(jù)測(cè)試結(jié)果通過(guò)預(yù)留的熔斷絲(fuse)進(jìn)行調(diào)節(jié)，大大地提高了測(cè)試效率和芯片成品率，并且在測(cè)試中發(fā)現(xiàn)內(nèi)建測(cè)試電路對(duì)芯片的正常工作沒(méi)有任何影響，測(cè)試的精度可以滿足一般DC-DC設(shè)計(jì)的要求。這款DC-DC的輸入電壓為2.5～5.5V，輸出電流為300mA，效率達(dá)到94%，芯片可以穩(wěn)定地工作在連續(xù)模式和非連續(xù)模式。設(shè)計(jì)采用0.5μm的CMOS工藝，芯片面積1mm×1mm，內(nèi)建測(cè)試電路僅占總面積的0.4%，圖7為該芯片的實(shí)物照片。

圖7　具有內(nèi)建測(cè)試電路的DC-DC照片

結(jié)論

文中提出一種DC-DC的內(nèi)建可測(cè)性設(shè)計(jì)方法，利用引腳復(fù)用技術(shù)控制芯片進(jìn)入測(cè)試狀態(tài)，可以利用芯片僅有的6只引腳對(duì)其內(nèi)部的重要參數(shù)進(jìn)行測(cè)量，大大方便了設(shè)計(jì)階段的故障分析過(guò)程。這種方法用于一種DC-DC的電路設(shè)計(jì)，占用面積很小，但可完成十多種片內(nèi)參數(shù)的測(cè)量，這種可測(cè)性設(shè)計(jì)方法也可以用于其他數(shù)�；旌想娐分�。